LM25116引脚定义
| PIN-NO | PIN-NAME | TYPE | DESCRIPTION | 备注 |
|---|---|---|---|---|
| 1 | VIN | P | Chip supply voltage, input voltage monitor and input to the VCC regulator. | 电源的输入 |
| 2 | UVLO | I | If the UVLO pin is below 1.215 V, the regulator is in standby mode (VCC regulator running, switching regulator disabled). If the UVLO pin voltage is above 1.215 V, the regulator is operational. An external voltage divider can be used to set an undervoltage shutdown threshold . There is a fixed 5 µA pull up current on this pin when EN is high. UVLO is pulled to ground in the event a current limit condition exists for 256 clock cycles. | |
| 3 | RT/SYNC | I | The internal oscillator is set with a single resistor between this pin and the AGND pin. The recommended frequency range is 50 kHz to 1 MHz. The internal oscillator can be synchronized to an external clock by AC coupling a positive edge onto this node. | |
| 4 | EN | I | If the EN pin is below 0.5 V, the regulator is in a low power state drawing less than 10 µA from VIN. EN must be pulled above 3.3 V for normal operation. | 使能引脚，需要外接 |
| 5 | RAMP | I | Ramp control signal . An external capacitor connected between this pin and the AGND pin sets the ramp slope used for current mode control. | |
| 6 | AGND | G | Analog ground . Connect to PGND through the exposed pad ground connection under the LM25116. | 模拟地 |
| 7 | SS | I | An external capacitor and an internal 10-µA current source set the soft start time constant for the rise of the error amp reference . The SS pin is held low during VCC < 4.5 V, UVLO < 1.215 V, EN input low or thermal shutdown. | |
| 8 | FB | I | Feedback signal from the regulated output . This pin is connected to the inverting input of the internal error amplifier. The regulation threshold is 1.215 V. | 反馈引脚：反馈电压：1.215 V |
| 9 | COMP | O | Output of the internal error amplifier. The loop compensation network must be connected between this pin and the FB pin. | |
| 10 | VOUT | I | Output monitor . Connect directly to the output voltage. | |
| 11 | DEMB | I | Low-side MOSFET source voltage monitor for diode emulation. For start-up into a pre-biased load , tie this pin to ground at the CSG connection. For fully synchronous operation, use an external series resistor between DEMB and ground to raise the diode emulation threshold above the low-side SW on-voltage. | |
| 12 | CS | I | Current sense amplifier input. Connect to the top of the current sense resistor or the drain of the low-sided MOSFET if RDS(ON) current sensing is used. | |
| 13 | CSG | G | Current sense amplifier input. Connect to the bottom of the sense resistor or the source of the low-side MOSFET if RDS(ON) current sensing is used. | |
| 14 | PGND | G | Power ground . Connect to AGND through the exposed pad ground connection under the LM25116. | |
| 15 | LO | O | Connect to the gate of the low-side synchronous MOSFET through a short, low inductance path. | |
| 16 | VCC | P | Locally decouple to PGND using a low ESR/ESL capacitor placed as close to the controller as possible. | |
| 17 | VCCX | P | Optional input for an externally supplied VCC. If VCCX > 4.5 V, VCCX is internally connected to VCC and the internal VCC regulator is disabled. If VCCX is unused, it must be connected to ground . | |
| 18 | HB | P | High-side driver supply for bootstrap gate drive. Connect to the cathode of the bootstrap diode and the positive terminal of the bootstrap capacitor. The bootstrap capacitor supplies current to charge the high-side MOSFET gate and must be placed as close to the controller as possible. | |
| 19 | HO | O | Connect to the gate of the high-side synchronous MOSFET through a short, low inductance path | |
| 20 | SW | O | Switch node. Connect to the negative terminal of the bootstrap capacitor and the source terminal of the high-side MOSFET. | |
| EP | EP | — | Exposed pad. Solder to ground plane. | 散热焊盘 |
LM25116 典型应用
LM25116 设计过程
设计要求： 完成 24V转12V 持续电流10A 的稳压电路设计
开关电源原理
MOS在导通和关断时，MOS的电流在非常短的时间内出现剧烈变化（从0到电感电流），这就导致了很大的电流变化率di/dt。
由于下管存在体二极管，在上管导通时会存在反向恢复电流，这就导致了上管的电流在导通瞬间出现一个非常大的电流尖峰，这就形成了更大的电流变化率di/dt。
TI设计工具
使用TI的WEBENCH® Power Designer辅助设计
设置好输入输出电压。把频率略微改小有更多器件选择的空间。
官方给的布局图如下：
最终设计电路图
实际焊接之后，发现输入电容太小，SW波形不正常，增加输入电容后波形正常，并且从TI论坛得到的回复：为了驱动感性负载，需要有较大电解来吸收机械能转换来的电能，需要增大输出电容，故第二版增加了输入电容、输出电容，增加了LED指示，SW节点走宽，方便散热。
经过测试后，发现如果使用固态电容电源纹波会降低很多。最终在12V10A的条件下，输出的纹波大小是50mV左右，纹波系数不超过 1%为合格。约为0.4%，属于优秀。
注意事项
通用MOS选型规范
我们可以把MOSFET选型分成四个步骤。
第一步：选用N沟道还是P沟道
为设计选择正确器件的第一步是决定采用N沟道还是P沟道MOSFET。在典型的功率应用中，当一个MOSFET接地，而负载连接到干线电压上时，该MOSFET就构成了低压侧开关。在低压侧开关中，应采用N沟道MOSFET，这是出于对关闭或导通器件所需电压的考虑。当MOSFET连接到总线及负载接地时，就要用高压侧开关。通常会在这个拓扑中采用P沟道MOSFET，这也是出于对电压驱动的考虑。
要选择适合应用的器件，必须确定驱动器件所需的电压，以及在设计中最简易执行的方法。下一步是确定所需的额定电压，或者器件所能承受的最大电压。额定电压越大，器件的成本就越高。根据实践经验，额定电压应当大于干线电压或总线电压。这样才能提供足够的保护，使MOSFET不会失效。就选择MOSFET而言，必须确定漏极至源极间可能承受的最大电压，即最大VDS。知道MOSFET能承受的最大电压会随温度而变化这点十分重要。设计人员必须在整个工作温度范围内测试电压的变化范围。额定电压必须有足够的余量覆盖这个变化范围，确保电路不会失效。设计工程师需要考虑的其他安全因素包括由开关电子设备(如电机或变压器)诱发的电压瞬变。不同应用的额定电压也有所不同；通常，便携式设备为20V、FPGA电源为20～30V、85～220VAC应用为450～600V。
第二步：确定额定电流
第二步是选择MOSFET的额定电流。视电路结构而定，该额定电流应是负载在所有情况下能够承受的最大电流。与电压的情况相似，设计人员必须确保所选的MOSFET能承受这个额定电流，即使在系统产生尖峰电流时。两个考虑的电流情况是连续模式和脉冲尖峰。在连续导通模式下，MOSFET处于稳态，此时电流连续通过器件。脉冲尖峰是指有大量电涌(或尖峰电流)流过器件。一旦确定了这些条件下的最大电流，只需直接选择能承受这个最大电流的器件便可。
选好额定电流后，还必须计算导通损耗。在实际情况下，MOSFET并不是理想的器件，因为在导电过程中会有电能损耗，这称之为导通损耗。MOSFET在“导通”时就像一个可变电阻，由器件的RDS(ON)所确定，并随温度而显著变化。器件的功率耗损可由Iload2×RDS(ON)计算，由于导通电阻随温度变化，因此功率耗损也会随之按比例变化。对MOSFET施加的电压VGS越高，RDS(ON)就会越小；反之RDS(ON)就会越高。对系统设计人员来说，这就是取决于系统电压而需要折中权衡的地方。对便携式设计来说，采用较低的电压比较容易(较为普遍)，而对于工业设计，可采用较高的电压。注意RDS(ON)电阻会随着电流轻微上升。关于RDS(ON)电阻的各种电气参数变化可在制造商提供的技术资料表中查到。
技术对器件的特性有着重大影响，因为有些技术在提高最大VDS时往往会使RDS(ON)增大。对于这样的技术，如果打算降低VDS和RDS(ON)，那么就得增加晶片尺寸，从而增加与之配套的封装尺寸及相关的开发成本。业界现有好几种试图控制晶片尺寸增加的技术，其中最主要的是沟道和电荷平衡技术。
在沟道技术中，晶片中嵌入了一个深沟，通常是为低电压预留的，用于降低导通电阻RDS(ON)。为了减少最大VDS对RDS(ON)的影响，开发过程中采用了外延生长柱/蚀刻柱工艺。例如，飞兆半导体开发了称为SuperFET的技术，针对RDS(ON)的降低而增加了额外的制造步骤。
这种对RDS(ON)的关注十分重要，因为当标准MOSFET的击穿电压升高时，RDS(ON)会随之呈指数级增加，并且导致晶片尺寸增大。SuperFET工艺将RDS(ON)与晶片尺寸间的指数关系变成了线性关系。这样，SuperFET器件便可在小晶片尺寸，甚至在击穿电压达到600V的情况下，实现理想的低RDS(ON)。结果是晶片尺寸可减小达35%。而对于最终用户来说，这意味着封装尺寸的大幅减小。
第三步：确定热要求
选择MOSFET的下一步是计算系统的散热要求。设计人员必须考虑两种不同的情况，即最坏情况和真实情况。建议采用针对最坏情况的计算结果，因为这个结果提供更大的安全余量，能确保系统不会失效。在MOSFET的资料表上还有一些需要注意的测量数据；比如封装器件的半导体结与环境之间的热阻，以及最大的结温。
器件的结温等于最大环境温度加上热阻与功率耗散的乘积(结温=最大环境温度+[热阻×功率耗散])。根据这个方程可解出系统的最大功率耗散，即按定义相等于I2×RDS(ON)。由于设计人员已确定将要通过器件的最大电流，因此可以计算出不同温度下的RDS(ON)。值得注意的是，在处理简单热模型时，设计人员还必须考虑半导体结/器件外壳及外壳/环境的热容量；即要求印刷电路板和封装不会立即升温。
雪崩击穿是指半导体器件上的反向电压超过最大值，并形成强电场使器件内电流增加。该电流将耗散功率，使器件的温度升高，而且有可能损坏器件。半导体公司都会对器件进行雪崩测试，计算其雪崩电压，或对器件的稳健性进行测试。计算额定雪崩电压有两种方法；一是统计法，另一是热计算。而热计算因为较为实用而得到广泛采用。不少公司都有提供其器件测试的详情，如飞兆半导体提供了“Power MOSFET Avalanche Guidelines ”（ Power MOSFET Avalanche Guidelines–可以到Fairchild网站去下载）。除计算外，技术对雪崩效应也有很大影响。例如，晶片尺寸的增加会提高抗雪崩能力，最终提高器件的稳健性。对最终用户而言，这意味着要在系统中采用更大的封装件。
第四步：决定开关性能
选择MOSFET的最后一步是决定MOSFET的开关性能。影响开关性能的参数有很多，但最重要的是栅极/漏极、栅极/ 源极及漏极/源极电容。这些电容会在器件中产生开关损耗，因为在每次开关时都要对它们充电。MOSFET的开关速度因此被降低，器件效率也下降。为计算开关过程中器件的总损耗，设计人员必须计算开通过程中的损耗(Eon)和关闭过程中的损耗(Eoff)。MOSFET开关的总功率可用如下方程表达：Psw=(Eon+Eoff)×开关频率。而栅极电荷(Qgd)对开关性能的影响最大。
基于开关性能的重要性，新的技术正在不断开发以解决这个开关问题。芯片尺寸的增加会加大栅极电荷；而这会使器件尺寸增大。为了减少开关损耗，新的技术如沟道厚底氧化已经应运而生，旨在减少栅极电荷。举例说，SuperFET这种新技术就可通过降低RDS(ON)和栅极电荷(Qg)，最大限度地减少传导损耗和提高开关性能。这样，MOSFET就能应对开关过程中的高速电压瞬变(dv/dt)和电流瞬变(di/dt)，甚至可在更高的开关频率下可靠地工作。
更换更小的米勒电容MOS管，尤其需要重视Cgd要尽可能的小于Cgs
MOS烧毁的原因
1.环路的杂散电感和mos的输入电容构成LC震荡回路，会超过mos Vgs的电压限制。Si MOS的Vgs电压工作范围为正负20V，超过这个电压，栅极容易被击穿。
避免米勒振荡可以认为是开关电源设计的核心关键：米勒振荡是因为强的负反馈引起的开关振荡，导致二次导通，对于后级大功率半桥、全桥等H桥拓扑结构应用中，容易导致上下管子瞬间导通从而炸毁管子，这个是开关电源设计中最核心的一环。
2.静电损坏，MOS管本身的输入电阻很高，而栅源极间电容又非常小，所以极易受外界电磁场或静电的感应而带电，而少量电荷就可在极间电容上形成相当高的电压(U=Q/C)，将管子损坏。
解决方法：
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加入LC阻尼，串联一个小电阻，减少震荡的幅度。
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提高MOS管G极的输入串联电阻，一般该电阻阻值在1~100欧姆之间，具体值看MOS管的特性和工作频率，阻值越大，开关速度越缓。
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在MOS管GS之间并联瓷片电容，一般容量在1nF~10nF附近，看实际需求。
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调节电阻电容值，提高电阻和电容，降低充放电时间，减缓开关的边沿速度，这个方式特别适合于硬开关电路，消除硬开关引起的振荡。
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布局的时候， 减少环路面积，环路周长，布线的时候要找环路。对于PCB走线，需要尽量减小输入电容VIN→上管→下管→GND的环路，并且下管的GND尽量多打过孔，以减小寄生电感。
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加入TVS，防止超过mos耐压。一般采用15V稳压二极管，有些采用15V的TVS管，响应速度快，但是TVS管相比稳压二极管来说，精度比较差，一致性不是很强，一般情况下还是推荐用稳压二极管。
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针对静电损坏，如果Cgs两端并接电阻R=10k，提供泄放路径，为了降低Vgd的电压尖峰，此时Cgs两端并联一个2.2nF的电容Cgs可以减少尖峰的出现，两端并接阻容可以有效防止MOS管的误导通。
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加强关闭能力：差异化充放电速度，采用二极管加速放电速度。
降低开关损耗（MOS发热）的方法
影响开关损耗的主要部分就是米勒电容的影响：
视频简介：
Cgs 会导致上升沿缓慢和振铃现象。
解决方法：
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减少G端的串联电阻，增加驱动电流，更快的越过米勒平台。
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为了加快下降速度，可以反并联一个二极管，加快导通速度。（mos的Vgs可以承受负电压，和上升的过冲不太一样，因为低电平就是地，下降过程的过冲允许的电压范围大）
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选择Ciss更小的mos，和成本有关。
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增大G端的驱动电压和电流，增大驱动功率（万能）：
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mos驱动芯片
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图腾柱驱动
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MOS管GS并联电阻电容的作用
1、防静电损坏MOS（看到个理由是这么说的：由于结电容比较小根据公式U=Q/C，所以较小的Q也会导致较大的电压，导致mos管坏掉），电阻提供泄放路径，电容防止尖峰电压损坏mos。
2、提供固定偏置，在前级电路开路时，这个较小的电阻可以保证MOS有效的关断。（G极开路，当电压加在DS端时候，会对Cgd充电，导致G极电压升高，不能有效关断）。
解释：当MOS管关断时，MOS管两端应力为Vds，Vds向Cgd和Cgs充电，可能导致Vgs达到Vgs(th)导致MOS管误导通。如果Cgs两端并接电阻R=10k，此时Vgs会慢慢降为0，Vds基本落在Cgd两端，但是还是会有一个较高的电压尖峰，此时Cgs两端并联一个2.2nF的电容，此时可以发现电压尖峰只有2.2V左右，可以有效防止MOS管的误导通。
总结：Cgs两端并接阻容可以有效防止MOS管的误导通。
3、电阻大小的取值，如果太小了，驱动电流就会大，驱动功率增加；如果太大，MOS的关断时间会增大。此电阻在开关周期内起到一个放电电阻的作用。
4、Cgs 并联电容使得电路稳定性增强。 但是同时导致MOS充电变慢，对充电电流要求更高了，所以需要综合权衡。除非Cgd电容太大而光靠栅极分流电阻不足以抑制突波致误导通时才加入该电容，但倒不如換个MOS管。 个人感觉尽量不加。
（网上找的一个说法：+C的作用是扩大Cgs，打破MOS管的内部寄生电容，使得产生弥勒平台时Cds对Cgs放电不明显，所以米勒平台缩小。 同时+C意味着Cgs变大，相同条件下Vgs电压上升变慢，导通时间更久，MOS管开关功耗更大，开关效率降低。 具体+C多大，这个需要通过计算看，到底有没有必要通过+C来减小米勒平台实现降低功耗，还是反而+C增加了功耗。选一个合适的C是关键。）
注意从漏极到源极的电容
选择约0.01uF-1uF的值，并将其尽可能靠近FET，以确保正确工作
由于采样电阻的布局，可能GND会引入寄生电感，导致不良接地，去耦电容就无法稳定的提供电荷，而这个电容就可以解决这个问题，直接连接到BAT+，和低压侧节点，采用交流接地的概念。
增加RC吸收电路
在SW增加对地的RC电路，吸收振荡能量。不过需要注意的是，RC接地尽量单独接到公共的地平面，避免下管接地引起的寄生电感影响效果。RC的参数，电阻一般选择1~10Ω，电容在nF级，需要经过实测确认。但是会造成效率下降，需要取舍。
增加下管并联肖特基二极管
除了降低MOS开关速度，还有个办法可以减小电流尖峰：在下管并联一颗肖特基二极管。肖特基二极管的反向恢复特性比普通二极管好（一般MOS内部寄生的二极管是普通二极管），因此可以有效降低反向恢复电流。同理，肖特基二极管的地也尽量单独接到功率地。
效率优化
High Side MOS选型
High Side MOS的开关损耗跟开关频率和MOS的栅极电荷Qg相关，因此可以通过降低开关频率，或者选用Qg较小的MOS来减小开关损耗；而导通损耗主要跟MOS的Rdson相关，因此需要减小Rdson才能减小导通损耗。
同一系列的MOS，Qg和Rdson是两个对立的参数，Qg小的对应Rdson比较大，Rdson小的对应Qg比较大，因此需要折中。对于输入和输出压差较大的buck应用，由于占空比D较小，High Side MOS的电流有效值Irms也较小，导通损耗占比小，主要还是开关损耗，因此High Side MOS优先选择Qg较小的型号。
Low Side MOS选型
Low Side MOS的主要损耗就是导通损耗，因此更小的Rdson可有效降低损耗。
针对MOS参数优化，上管选择Qg更小的型号，下管选择Rdson小的型号
Low Side MOS 并联肖特基二极管
通过前面的分析我们可以得知，在dead time这段时间，Low Side MOS的体二极管导通造成损耗，这个部分跟开关频率和二极管导通压降成正比，因此可以降低开关频率或者采用dead time更小的MOS驱动芯片，或者外部并联肖特基二极管，减小VSD。
另外，在High Side MOS开启的时候，体二极管反向恢复造成损耗，也可以通过并联肖特基二极管的方式来减小（肖特基二极管反向恢复更快，造成的Qrr更小）。
电感选型
电感的损耗主要是线圈损耗和磁芯损耗，在磁芯材料相同的情况下，可选用DCR较小的电感，减小线圈损耗。
固态电容的优点
高稳定性 低ESR和高额定纹波电流 寿命长
固态电容的ESR（等效串联电阻）阻抗可以低达0.004～0.005欧姆，并且随温度不明显。同时具有非常小的能量耗散，具有降低电阻抗和更低热输出的特色，在100KHz至10MHz之间表现最为明显。。在高温、高频和高功率工作条件下固态电容的极低ESR特性可以充分吸收电路中电源线间产生的高幅值电压，防止其对系统的干扰。固态电容的低频响应不如电解电容，如果用于涉及到音效的部分会得不到最佳的音质效果。也就是说，一款主板采用全固态电容并不一定是最合理的！
固态电容的寿命可能会达到23年，几乎是电解电容的6倍多！固态电容在105摄氏度的时候，它和电解电容的寿命同样为2000小时，在温度降低后，它们的寿命会增加，但是固态电容寿命增加的幅度更大，一般情况下电容的工作温度在70度或更低。
1.高稳定性 固体铝电解电容可以持续在高温环境中稳定工作，使用固态铝电解电容可以直接提升主板性能。同时，由于其宽温度范围的稳定阻抗，适于电源滤波。它可以有效地提供稳定充沛的电源，在超频中尤为重要。 固态电容在高温环境中仍然能正常工作，保持各种电气性能。其电容量在全温度范围变化不超过15%，明显优于液态电解电容。同时固态电解电容的电容量与其工作电压基本无关，从而保证其在电压波动环境中稳定工作。 2.寿命长 固态铝电解电容具有极长的使用寿命(使用寿命超过50年)。与液态铝电解电容相比，可以算作“长命百岁”了。它不会被击穿，也不必担心液态电解质干涸以及外泄影响主板稳定性。由于没有液态电解质诸多问题的困扰，固态铝电解电容使主板更加稳定可靠。 固态的电解质在高热环境下不会像液态电解质那样蒸发膨胀，甚至燃烧。即使电容的温度超过其耐受极限，固态电解质仅仅是熔化，这样不会引发电容金属外壳爆裂，因而十分安全。 工作温度直接影响到电解电容的寿命，固态电解电容与液态电解电容在不同温度环境下寿命明显较长。 3.低ESR和高额定纹波电流 ESR(EquivalentSeriesResistance)指串联等效电阻，是电容非常重要的指标。ESR越低，电容充放电的速度越快，这个性能直接影响到微处理器供电电路的退藕性能，在高频电路中固态电解电容的低ESR特性的优势更加明显。可以说，高频下低ESR特性是固态电解电容与液态电容性能差别的分水岭。固态铝电解电容的ESR非常低，同时具有非常小的能量耗散。在高温、高频和高功率工作条件下固态电容的极低ESR特性可以充分吸收电路中电源线间产生的高幅值电压，防止其对系统的干扰。 目前CPU的功耗非常大，主频已远远超出1GHz，同时CPU的峰值电流达到80A或更多，输出滤波电容已经接近工作临界点。另一方面，CPU采用多种工作模式，大部分时间处于工作模式的转换过程。当CPU由低功耗状态转为全负荷状态时,这种CPU的瞬间(一般小于5毫秒)切换需要的大量能量均来自CPU供电电路中的电容，此时固态电容高速充放电特性可以在瞬间输出高峰值电流，保证充足的电源供应，确保CPU稳定工作。
参考资料
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